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  • 電子類筆試題目

    時間:2020-12-13 17:12:03 筆試題目 我要投稿

    電子類筆試題目精選

       電子類公司筆試題精選
      一、模擬電路
      1基爾霍夫定理的內(nèi)容是什么?(仕蘭微電子)
      基爾霍夫電流定律是一個電荷守恒定律,即在一個電路中流入一個節(jié)點的電荷與流出同一個節(jié)點的電荷相等.
      基爾霍夫電壓定律是一個能量守恒定律,即在一個回路中回路電壓之和為零.
      2、平板電容公式(C=εS/4πkd)。(未知)
      3、最基本的如三極管曲線特性。(未知)
      4、描述反饋電路的概念,列舉他們的應(yīng)用。(仕蘭微電子)
      5、負反饋種類(電壓并聯(lián)反饋,電流串聯(lián)反饋,電壓串聯(lián)反饋和電流并聯(lián)反饋);負反饋的優(yōu)點(降低放大器的增益靈敏度,改變輸入電阻和輸出電阻,改善放大器的線性和非 線性失真,有效地擴展放大器的通頻帶,自動調(diào)節(jié)作用)(未知)
      6、放大電路的頻率補償?shù)哪康氖鞘裁矗心男┓椒?(仕蘭微電子)
      7、頻率響應(yīng),如:怎么才算是穩(wěn)定的,如何改變頻響曲線的幾個方法。(未知)
      8、給出一個查分運放,如何相位補償,并畫補償后的波特圖。(凹凸)
      9、基本放大電路種類(電壓放大器,電流放大器,互導(dǎo)放大器和互阻放大器),優(yōu)缺點,特別是廣泛采用差分結(jié)構(gòu)的原因。(未知)
      10、給出一差分電路,告訴其輸出電壓Y 和Y-,求共模分量和差模分量。(未知)
      11、畫差放的兩個輸入管。(凹凸)
      12、畫出由運放構(gòu)成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的 運放電路。(仕蘭微電子)
      13、用運算放大器組成一個10倍的放大器。(未知)
      14、給出一個簡單電路,讓你分析輸出電壓的特性(就是個積分電路),并求輸出端某點 的rise/fall時間。(Infineon筆試試題)
      15、電阻R和電容C串聯(lián),輸入電壓為R和C之間的電壓,輸出電壓分別為C上電壓和R上電壓,要求制這兩種電路輸入電壓的頻譜,判斷這兩種電路何為高通濾波器,何為低通濾波器。當(dāng)RC18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。(威盛VIA 2003.11.06 上海筆試試題)
      19、一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。(威盛VIA2003.11.06 上海筆試試題)
      20、給出一個門級的圖,又給了各個門的傳輸延時,問關(guān)鍵路徑是什么,還問給出輸入,使得輸出依賴于關(guān)鍵路徑。(未知)
      21、邏輯方面數(shù)字電路的'卡諾圖化簡,時序(同步異步差異),觸發(fā)器有幾種(區(qū)別,優(yōu)點),全加器等等。(未知)
      22、卡諾圖寫出邏輯表達使。(威盛VIA 2003.11.06 上海筆試試題)
      23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)
      24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛筆試題circuit design-beijing-03.11.09)
      25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?
      26、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大?(仕蘭微電子)
      27、用mos管搭出一個二輸入與非門。(揚智電子筆試)
      28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。(威盛筆試題circuit design-beijing-03.11.09)
      29、畫出NOT,NAND,NOR的符號,真值表,還有transistor level的電路。(Infineon筆試) 30、畫出CMOS的圖,畫出tow-to-one mux gate。(威盛VIA 2003.11.06 上海筆試試題)
      31、用一個二選一mux和一個inv實現(xiàn)異或。(飛利浦-大唐筆試)
      32、畫出Y=A*B C的cmos電路圖。(科廣試題)
      33、用邏輯們和cmos電路實現(xiàn)ab cd。(飛利浦-大唐筆試)
      34、畫出CMOS電路的晶體管級電路圖,實現(xiàn)Y=A*B C(D E)。(仕蘭微電子)
      35、利用4選1實現(xiàn)F(x,y,z)=xz yz’。(未知)
      36、給一個表達式f=xxxx xxxx xxxxx xxxx用最少數(shù)量的與非門實現(xiàn)(實際上就是化簡)。
      37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖,根據(jù)輸入波形畫出各點波形。(Infineon筆試)
      38、為了實現(xiàn)邏輯(A XOR B)OR (C AND D),請選用以下邏輯中的一種,并說明為什么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知)
      39、用與非門等設(shè)計全加法器。(華為)
      40、給出兩個門電路讓你分析異同。(華為)
      41、用簡單電路實現(xiàn),當(dāng)A為輸入時,輸出B波形為…(仕蘭微電子)
      42、A,B,C,D,E進行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個數(shù)比0 多,那么F輸出為1,否則F為0),用與非門實現(xiàn),輸入數(shù)目沒有限制。(未知)
      43、用波形表示D觸發(fā)器的功能。(揚智電子筆試)
      44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。(揚智電子筆試)
      45、用邏輯們畫出D觸發(fā)器。(威盛VIA 2003.11.06 上海筆試試題)
      46、畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之。(威盛)
      47、畫出一種CMOS的D鎖存器的電路圖和版圖。(未知)
      48、D觸發(fā)器和D鎖存器的區(qū)別。(新太硬件面試)
      49、簡述latch和filp-flop的異同。(未知)
      &e1]5T'v&n.g*_1D+J50、LATCH和DFF的概念和區(qū)別。(未知)
      51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。(南山之橋)

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