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使用PLD內(nèi)部鎖相環(huán)解決系統(tǒng)設(shè)計難題
摘要：從整個應(yīng)用系統(tǒng)的角度，理解和分析PLD內(nèi)部鎖相環(huán)；在此基礎(chǔ)上，深入剖析鎖相環(huán)的相移結(jié)構(gòu)，同時用這個技術(shù)解決系統(tǒng)設(shè)計難題。引言
微電子技術(shù)的發(fā)展趨勢是片上系統(tǒng)（SoC），也就是在一塊芯片上實現(xiàn)整個系統(tǒng)，包括模擬部分和數(shù)字部分。作為IC產(chǎn)業(yè)中重要的一個分支，可編程邏輯器件（PLD）也在努力向這個方向發(fā)展。無論是Xilinx還是Altera，它們最新的PLD產(chǎn)品中都集成了諸如PCI接口、乘法器、MCU核以及DSP核等部件，有的甚至集成了完整的微處理器。例如，Xlinux的Vietex2-Pro系列就是集成了PowerPC微處理器。
鎖相環(huán)技術(shù)是模擬集成電路設(shè)計中一個重要的研究方向。但是，現(xiàn)在中高檔的可編程邏輯器件一般都集成有片內(nèi)的鎖相環(huán)（如Xilinx的Spartan2系列，Altera的Cyclone系列）。鎖相環(huán)一端連接外部全局時鐘或者全局控制信號，另一端連接可編程邏輯器件內(nèi)部專門的布線網(wǎng)絡(luò)，可以最大程度地減少全局時鐘信號到片內(nèi)各個部分的布線延遲，有效地消除了時鐘偏移而帶一的各種問題。同時，鎖相環(huán)一般都提供了倍頻、分頻、相移三個功能。
1 應(yīng)用背景介紹
本文用FPGA實現(xiàn)FIFO，連接PCI與TI的TMS320C6204的擴展總線，與DSP傳輸數(shù)據(jù)的時鐘達到100MHz。由于DSP的接口對于時鐘和信號的要求很苛刻，所以下面具體分析核心的DSP的XBUS時序。
DSP的擴展總線（XBUS）是一個32位寬的總線，支持與異步外設(shè)、異步/同步FIFO、PCI橋以及外部主控處理器等的接口。它同時提供一個靈活的總線仲裁機制，可以內(nèi)部進行仲裁，也可以由外部邏輯完成。
本文中使用XBUS的同步FIFO接口。如果是要讀取FIFO，首先FIFO要通過中斷信號XINT0來通知XBUS數(shù)據(jù)已經(jīng)準(zhǔn)備好，然后XBＵＳ響應(yīng)ＸＣＥ０、ＸＲＥ、ＸＯＥ有效，就開始讀取ＦＩＦＯ中的數(shù)據(jù)，讀ＦＩＦＯ的時序如圖１所示；如果是要寫ＦＩＦＯ，ＦＩＦＯ通過ＸＩＮＴ１申請ＸＢＵＳ，然后ＸＢＵＳ響應(yīng)ＸＣＥ１、ＸＷＥ有效，開始一個寫ＦＩＦＯ的ＤＭＡ傳輸過程，寫ＦＩＦＯ的時序如圖２所示。
通過分析ＸＢＵＳ讀寫ＦＩＦＯ的時序關(guān)系可以看出，在FIFO實現(xiàn)的過程中需要注意以下幾個地方：
①XBUS工作時鐘是100MHz，對于大部分的FPGA來說是一個比較高的頻率。而且，由于讀出的數(shù)據(jù)要求一定的建立時間（setup time）和保持時間（hold time），這就對內(nèi)部邏輯的設(shè)計提出了較高的要求。
②讀FIFO時，必須在使能信號有效之后的第二個時鐘周期就把數(shù)據(jù)輸出。對于FIFO內(nèi)部的雙端口RAM來說，這個實現(xiàn)起來不一定能滿足要求（有很多RAM是在使能信號只有的3～5個時鐘周期才輸出數(shù)據(jù)的）。這樣，通用FIFO中就要考慮產(chǎn)生預(yù)讀邏輯來產(chǎn)生數(shù)據(jù)，以滿足XBUS嚴格的時序要求。
③XBUS的使能信號XCE0/XCE1/XRE/XOE/XWE的變化時間范圍是在時鐘有效之后的1～7ns，考慮到FPGA內(nèi)部的組合邏輯延時和布線延時，這樣對有效信號的鎖定可能是不穩(wěn)定的。這就為邏輯設(shè)計帶來了很大的難度。
2 鎖相環(huán)的相移功能
系統(tǒng)時鐘是100MHz，為了獲得更好的布線效果和系統(tǒng)性能，時鐘信號必須經(jīng)過鎖相環(huán)到達全局時鐘布線網(wǎng)絡(luò)。同時，鎖相環(huán)還可以提供多個時鐘相移的信號，同樣可以連接到全局布線網(wǎng)絡(luò)來驅(qū)動片的時鐘信號。以Xilinx公司的SPARTAN2系列芯片為例（Altera的Cyclone或者更高級別的系列也提供了類似的鎖相環(huán)），使用片內(nèi)鎖相環(huán)進行時鐘相移的示意如圖3所示。
相移以后的時鐘對于系統(tǒng)設(shè)計有很大的用處。本文利用了相移以后的時鐘解決了系統(tǒng)設(shè)計中的兩個難點，取得了令人滿意的效果：
①用PLL解決使能信號漂移的難題；
②使用PLL滿足TI的TMS320C62XX系列DSP中XBUS的建立、保持時間要求。
3 使用PLL解決使能信號漂移的難題
由于DSP的XBUS響應(yīng)FIFO的中斷XINT0時，需要回復(fù)XRF、XCE0、XOE三個信號。只有三個同時有效時，才可以讀FIFO，所以讀使能信號RDEN=not(XCE0 or XRE or XOE)；XBUS回復(fù)FIFO中斷信號XINT1時，需要回復(fù)XWE和XCE1兩個信號。只有兩個信號時有效才可以寫FIFO，所以WREN=not(XCE1 or XWE)。
RDEN或者WREN都是由FPGA內(nèi)部組合邏輯產(chǎn)生的，在FPGA內(nèi)部組合邏輯的物理延時（tc）為3～5ns。考慮到XBUS的使能信號本身相對于時鐘上升沿（td）就有1～7ns，所以使能信號有效相對時鐘上升沿來說可能的變化范圍為4～12ns，如圖4所示。
圖3中，系統(tǒng)經(jīng)過鎖相環(huán)的相移，驅(qū)動FPGA內(nèi)部邏輯的時鐘。相對于XCLK來說，如果XBUS的回應(yīng)信號的延時為1ns(圖4中實線所示部分)，則RDEN經(jīng)過組合邏輯延遲，變?yōu)楦哂行У臅r候，可以在時鐘的第一個上升沿采樣到（圖4中實線所示）；如果XBUS的回應(yīng)信號延時為7ns（圖4中虛線所示），則RDEN經(jīng)過組合邏輯延遲以后，只能在第二個時鐘的上升延才能采樣到高有效信號。
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