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基于Nios軟核的嵌入式Internet系統(tǒng)設(shè)計(jì)
摘要：介紹如何在Altera開發(fā)平臺上，使用Nios軟核CPU來構(gòu)建嵌入式Internet系統(tǒng)；并結(jié)合以太網(wǎng)遠(yuǎn)程數(shù)據(jù)采集系統(tǒng)的實(shí)例，介紹此類系統(tǒng)硬件，軟件的設(shè)計(jì)方法。引言
自上個(gè)世紀(jì)末開始的網(wǎng)絡(luò)化浪潮，在很多領(lǐng)域都引發(fā)了技術(shù)進(jìn)步和革新，嵌入式Internet便是嵌入式技術(shù)與網(wǎng)絡(luò)技術(shù)結(jié)合的產(chǎn)物。簡單來說，嵌入式Internet是指在一個(gè)嵌入式設(shè)備上配備網(wǎng)絡(luò)接口，通過網(wǎng)絡(luò)可以與遠(yuǎn)程設(shè)備進(jìn)行信息的交互。從管理的角度上來講，嵌入式Internet經(jīng)歷了三個(gè)發(fā)展階段：集中管理階段、分散管理階段、智能管理階段。前兩個(gè)階段主要是致力于解決如何把一個(gè)具體的設(shè)備真實(shí)地嵌入到Internet中，第三階段人們考慮更多的是如何利用現(xiàn)有的技術(shù)來更好地進(jìn)行遠(yuǎn)程控制，更加豐富控制功能。
Altera公司的Nios軟核嵌入式處理器是一種可特許的通用RISC CPU，也就是說，Altera公司以IP核的方式將它提供給設(shè)計(jì)者。它可以與各種各樣的外設(shè)、定制指令和硬件加速單元相結(jié)合，構(gòu)成一個(gè)定制的SOPC。該處理順具有可由用戶配置的L1（第一層）指令與數(shù)據(jù)超高速緩存。Nios處理器還具有一種基于JTAG的OCI（片上儀器）芯核，使軟件開發(fā)人員在實(shí)時(shí)調(diào)試方面具有更明顯的優(yōu)勢。該處理器的軟件支持可擴(kuò)展到對APR、IP、ICMP、TCP、UDP和以太網(wǎng)的網(wǎng)絡(luò)協(xié)議支持。
本文介紹的以太網(wǎng)遠(yuǎn)程數(shù)據(jù)采集模塊的設(shè)計(jì)，充分利用了前述兩種技術(shù)。主要功能是進(jìn)行數(shù)據(jù)采集、數(shù)據(jù)遠(yuǎn)程傳輸以及可接受遠(yuǎn)程控制。該模塊具有成本低廉、結(jié)構(gòu)簡單、可靠性高、可擴(kuò)展性強(qiáng)等特點(diǎn)。
1 設(shè)計(jì)實(shí)例分析
通過對以太網(wǎng)遠(yuǎn)程數(shù)據(jù)采集模塊設(shè)計(jì)實(shí)例，介紹如何利用前面提到的技術(shù)來實(shí)現(xiàn)一個(gè)嵌入式Internet系統(tǒng)。
1.1 硬件設(shè)計(jì)
（1）系統(tǒng)整體結(jié)構(gòu)
根據(jù)以太網(wǎng)遠(yuǎn)程數(shù)據(jù)采集模塊的功能要求，考慮到系統(tǒng)的穩(wěn)定性和可擴(kuò)展性，本系統(tǒng)主要包括以下部分：
*Cyclone FPGA,包括Nios軟核CPU、操作系統(tǒng)使用的定時(shí)器、網(wǎng)絡(luò)協(xié)議棧使用的定時(shí)器、CPU同外圍設(shè)備的接口；
*EPCS4，用來在上電時(shí)對FPGA進(jìn)行配置；
*Flash，主要用來存放軟件代碼以及一些需要保存的參數(shù)；
*SRAM，用來在系統(tǒng)運(yùn)行時(shí)的代碼和數(shù)據(jù)存儲；
*8位A/D，用來采集輸入信號；
*網(wǎng)絡(luò)接口芯片；
*LED（3個(gè)），用來指示系統(tǒng)運(yùn)行狀態(tài)。
整個(gè)系統(tǒng)的結(jié)構(gòu)如圖1所示。
對于一個(gè)嵌入式Internet系統(tǒng)來說，網(wǎng)絡(luò)接口是硬件設(shè)計(jì)的關(guān)鍵，本系統(tǒng)中采用Smsc公司的LAN91C111芯片作為網(wǎng)絡(luò)接口。該器件是一個(gè)以太網(wǎng)控制器，實(shí)現(xiàn)了網(wǎng)絡(luò)七層協(xié)議棧中的傳輸層和MAC層的功能。另外，它具有10/100M自適應(yīng)、雙工/半工自適應(yīng)等功能，有很好的網(wǎng)絡(luò)兼容性。
（2）CPU同A/D接口的設(shè)計(jì)
CPU同A/D接口設(shè)計(jì)使用的是QuartusII軟件。它是Altera公司的第4代可編程邏輯器件集成開發(fā)環(huán)境，提供從設(shè)計(jì)輸入到器件編程的全部功能。
需要指出的是，從開發(fā)的周期和系統(tǒng)的穩(wěn)定性考慮，在本設(shè)計(jì)中除了A/D之外的其余器件均采用Altera公司推薦使用的器件。在SOPC Builder中包含了這些器件間Nios CPU的接口，所以只需要對CPU同A/D的接口進(jìn)行設(shè)計(jì)。
為了實(shí)現(xiàn)數(shù)據(jù)采集頻率的動(dòng)態(tài)控制，以及使網(wǎng)絡(luò)部分有更多的CPU使用時(shí)間，在CPU同A/D的接口部分，除了必要的與CPU進(jìn)行交互的部分外，還包括用可控制計(jì)數(shù)器實(shí)現(xiàn)的整數(shù)倍分頻電路兩個(gè)輪換使用的數(shù)據(jù)緩存RAM。
該部分的結(jié)構(gòu)如圖2所示，分頻電路的輸出時(shí)鐘信號頻率范圍是1MHz～1Hz。雙RAM緩沖有兩個(gè)輸入時(shí)鐘：讀時(shí)鐘和寫時(shí)鐘。讀時(shí)鐘信號為50MHz，遠(yuǎn)高于寫時(shí)鐘信號。這種緩存RAM讀寫頻率不同的設(shè)計(jì)，可以顯著減小低速外圍設(shè)備對CPU的占用時(shí)間。CPU通過對狀態(tài)和控制寄存器的讀寫，實(shí)現(xiàn)對本部分的控制�？紤]到系統(tǒng)的可擴(kuò)展性，同A/D相連的數(shù)據(jù)線寬度為32位，方便今后擴(kuò)展，最多可以4個(gè)8位A/D并行工作。另外，本部分在單個(gè)RAM緩存存滿時(shí)，是以中斷的方式通知CPU。
（3）定制CPU和接口
這部分設(shè)計(jì)使用到的開發(fā)工具是Altera公司的SOPC Builder，該工具會(huì)自動(dòng)進(jìn)行系統(tǒng)定義，完成SOPC開發(fā)的集成過程。設(shè)計(jì)者采用SOPC Builder能夠在圖形化界面內(nèi)定餐一個(gè)從硬件到軟件的完整系統(tǒng)。
首先，根據(jù)設(shè)計(jì)需要使用SOPC Builder來對Nios CPU進(jìn)行定制，包括CPU是不吸數(shù)據(jù)和代碼緩沖、CPU寄存器數(shù)量（Nios CPU最多可以有512個(gè)寄存器）等。本設(shè)計(jì)中的Nios CPU有256個(gè)寄存器，未使用數(shù)據(jù)和代碼緩沖。除了Nios CPU之外，還需要用SOPC Builder將CPU同外圍設(shè)備的接口添加進(jìn)來。對于本設(shè)計(jì)來說，就是將在前面提到的A/D接口以用戶自定義接口的方式添加進(jìn)來，其余器件同CPU的接口只需在SOPC Builder中將對應(yīng)的接口模塊添加進(jìn)來即可。
然后，用SOPC Builder將定制轉(zhuǎn)換為VHDL等具體的設(shè)計(jì)文件。除此之外，SOPC Builder還根據(jù)定制的結(jié)果，自動(dòng)的生成針對特定硬件環(huán)境的C語言和匯編語言的頭文件以及函數(shù)庫，這在軟件設(shè)計(jì)中會(huì)極大的減少軟件開發(fā)人員的工作量。
1.2 軟件設(shè)計(jì)
軟件設(shè)計(jì)包括嵌入式操作系統(tǒng)的移植、網(wǎng)絡(luò)協(xié)議棧設(shè)計(jì)、應(yīng)用級代碼編寫等部分，其中操作系統(tǒng)的移植、網(wǎng)絡(luò)協(xié)議棧設(shè)計(jì)的關(guān)鍵是軟件設(shè)計(jì)。下面就對這兩部分作簡單介紹。
（1）μC/OS操作系
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