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    時間:2024-07-14 12:42:15 綜合指導 我要投稿
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      1.用一個二選一mux和一個inv實現異或。

      2.用邏輯門和cmos電路實現ab cd。

      3.給了reg的setup和hold時間,求中間組合邏輯的delay范圍。

      4.如何解決亞穩態。

      5.用Verilog/VHDL寫一個fifo控制器。

      6.用Verilog/VDDL檢測stream中的特定字符串。


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