威盛VIA 筆試試題

威盛VIA 筆試試題

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兩個positions, ASIC and VLSI:

VLSI： 1。解釋setup和hold time violation，畫圖說明，并說明解決辦法。 2。說說靜

態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn)。 3。用一種編程語言寫n!的算法。 4。畫出CMOS的圖，畫出

tow-to-one mux gate。 5。說出你的最大弱點(diǎn)及改進(jìn)方法。 6。說出你的理想。說出你想

達(dá)到的目標(biāo)。 題目是英文出的，要用英文回答。 

ASIC: 1。一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing 2. 一個狀態(tài)機(jī)的

題目用verilog實現(xiàn) 不過這個狀態(tài)機(jī)話的實在比較差很容易誤解的 3. 卡諾圖寫出邏輯表

達(dá)使... 4. 用邏輯們畫出D觸發(fā)器 5. 給出某個一般時序電路的圖，有Tsetup,Tdelay,Tc

k->q,還有 clock的delay,寫出決定最大時鐘的因素同時給出表達(dá)式 6。c語言實現(xiàn)統(tǒng)計某

個cell在某.v文件調(diào)用的次數(shù)(這個題目真bt) 7 cache的主要部分什么的 8 Asic的desig

n flow.... 補(bǔ)充：用邏輯門畫D觸發(fā)器  

考試時間一個半小時。

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